【专利摘要】根据一个实施例，一种半导体设备，包括：第一导电类型的第一半导体区域；设置在所述第一半导体区域上的第二半导体区域，所述第二半导体区域的杂质浓度比所述第一半导体区域的杂质浓度低；设置在所述第二半导体区域上的第二导电类型的第三半导体区域；以及设置在所述第三半导体区域上或所述第三半导体区域的部分中的第四半导体区域。所述第四半导体区域的晶格应变比所述第三半导体区域的晶格应变大。
[0002]此申请基于并要求2012年7月31日提交的现有日本专利申请N0.的优先权益，于此通过引用并入了其全部内容。
[0003]于此描述的实施例总体涉及半导体设备及用于制造该半导体设备的方法。
[0004]实现低损耗半导体设备的设备结构和设备材料是期望的。通过使用例如碳化硅(SiC)作为材料，以比使用硅(Si)时低的导通电阻和高的击穿电压进行设计是可能的。存在称作基面位错(BH))的位错存在于半导体基底内部的情况。已知:在设备操作期间，特别是以双极模式操作期间，位错延伸；设备的特性波动发生；并且损耗增大。因为位错的延伸减小设备的长期可靠性，所以必需抑制以上记载的半导体设备的特性波动。
[0005]图1是示出根据第一实施例的半导体设备的配置的示意性横截面视图；
[0008]图4A至5C是示出用于制造根据实施例的半导体设备的方法的示意性横截面视图；
[0009]图6是示出根据第三实施例的半导体设备的配置的示意性横截面视图；
[0010]图7是示出根据第四实施例的半导体设备的配置的示意性横截面视图；以及
[0011]图8是示出根据第五实施例的半导体设备的配置的示意性横截面视图。
[0012]大体上，根据一个实施例，半导体设备包括:第一导电类型的第一半导体区域；设置在所述第一半导体区域上的第二半导体区域，所述第二半导体区域的杂质浓度比所述第一半导体区域的杂质浓度低；设置在所述第二半导体区域上的第二导电类型的第三半导体区域；以及设置在所述第三半导体区域上或所述第三半导体区域的部分中的第四半导体区域，所述第四半导体区域的晶格应变比所述第三半导体区域的晶格应变大。
[0013]大体上，根据另一实施例，提供了用于制造半导体设备的方法。所述方法包括:在第一导电类型的第一半导体区域上形成第二半导体区域，所述第二半导体区域的杂质浓度比所述第一半导体区域的杂质浓度低；在所述第二半导体区域上形成第二导电类型的第三半导体区域；以及通过向所述第三半导体区域中执行离子植入来形成第四半导体区域，所述第四半导体区域的晶格应变比所述第三半导体区域的晶格应变大。
[0014]现在将基于图来描述本发明的实施例。[0015]图是示意性或概念性的，并且部分的厚度和宽度之间的关系，部分之间的大小的比例等不必然与其真实值相同。此外，尺寸和/或比例可以甚至对于相同部分，在附图之间示例为不同。
[0016]在本申请的图和说明书中，与关于以上的图描述的那些部件类似的部件标记有类似的参考数字，并且适当地省略了其详细描述。
[0017]在以下描述中，示例了特定范例，其中第一导电类型为η型，而第二导电类型为P型。
[0018]在以下描述中，符号n+、n、rT、p+、p和p—指示每一种导电类型的杂质浓度的相对程度。换句话说，n+是比η相对高的η型杂质浓度；且η_是比η相对低的η型杂质浓度。还有，P+是比P相对高的P型杂质浓度；且ρ_是比P相对低的P型杂质浓度。
[0020]图1是示出根据第一实施例的半导体设备的配置的示意性横截面视图。
[0021]如图1中所示，根据第一实施例的半导体设备110包括:为第一半导体区域的基底10 ;为第二半导体区域的第一外延层20 ;为第三半导体区域的第二外延层30 ;以及为第四半导体区域的缺陷抑制层40。半导体设备110还包括为第一电极的阴极电极70和为第二电极的阳极电极80。
[0023]基底10是η+型半导体区域。基底10包括例如η+型SiC。在实施例中，六角SiC(例如4H-SiC)包括在基底10中。基底10是例如通过升华(sublimation)制成的SiC体基
[0024]基底10具有第一表面10a。基底10的第一表面IOa是包括SiC的晶片的前表面。第一表面IOa还是基底10与第一外延层20之间的界面。在实施例中，基底10的第一表面IOa相对于为六角SiC表面的(0001)面的倾斜大于O度且不大于8度。例如，基底10为取向错误的基底，诸如2度取向错误的基底、4度取向错误的基底、8度取向错误的基底等。这里，SiC的基底10的前面表可以为Si表面或C表面。存在于基底10的基面内的基面位错存在于为取向错误的基底的基底10的内部。
[0025]η型杂质掺杂到基底10中；并且η型杂质的杂质浓度为例如不小于IX 1018cnT3，并且不大于lX102°cm_3。在实施例中，杂质浓度为约5X 1018cm_3。
[0026]第一外延层20是n_型半导体区域。第一外延层20是包括n_型SiC的半导体区域。第一外延层20形成于基底10的第一表面IOa上并且具有与基底的晶体结构等同的晶体结构。
[0027]第一外延层20的厚度由半导体设备110的击穿电压特性和其它特性的设计确定，并且例如不大于约200微米(μ m)。η型杂质掺杂到第一外延层20中；并且η型杂质的杂质浓度比基底10的杂质浓度低。第一外延层20的杂质浓度例如不小于8Χ 1014cm_3，并且不大于 I X IO17Cm 3O
[0028]第二外延层30是P+型半导体区域。第二外延层30是由P+型SiC制成的半导体区域。第二外延层30形成于第一外延层20上。
[0029]第二外延层 30的厚度为例如约数μ m。P型杂质掺杂到第二外延层30中；并且p型杂质的杂质浓度为例如不小于1父1016(^_3，并且不大于5\1019(^_3。[0030]第二外延层30的杂质浓度可以在厚度方向上发生改变。例如，第二外延层30的前表面(第二外延层30的在与第一外延层20相反的侧上的表面)部分的杂质浓度可以最高；并且第二外延层30的在第一外延层20 —侧上的表面的部分的杂质浓度可以最低。
[0031]例如，第二外延层30的前表面部分的杂质浓度设定为不小于I X 1015cm_3，并且不大于2X IO19CnT3 ;并且第二外延层30的在第一外延层20 —侧上的表面的部分的杂质浓度设定为不小于I X IO18Cm-3,并且不大于I X IO21Cm-30杂质浓度的改变可以是阶段性的或连续的。只要杂质浓度的该改变实现了归因于耗尽层的扩展部分的扩大的在反向方向上的较高的击穿电压并且在第二外延层30与阳极电极80之间的欧姆连接处实现了低的接触电阻。
[0032]第二外延层30设置在例如第一外延层20的部分上。换句线 —侧(pn结界面侧)上的杂质浓度可以设定为比基底10 —侧上的杂质浓度高。由此，施加反向电压时的电场不集中在外围部分处而是集中在元件中央部分处(有源区部分)；并且归因于外围部分的结构的不平衡的局部电场集中得到缓和。结果，设备的可靠性得到提高。
[0034]缺陷抑制层40设置在第二外延层30上。缺陷抑制层40为p型半导体区域并且可以设置在第二外延层30的部分中。缺陷抑制层40具有的晶格应变比第二外延层30的晶格应变大。缺陷抑制层40包括的杂质与第二外延层30中包括的杂质不同。包括在缺陷抑制层40中的杂质可以不仅包括导电杂质并且包括惰性元素。在缺陷抑制层40的宿主半导体为SiC的情况下，包括在缺陷抑制层40中的杂质为例如氩(Ar)、硅(Si)、碳(C)等。
[0035]缺陷抑制层40通过例如向第二外延层30的前表面部分中执行离子植入来形成。在向第二外延层30的前表面部分中执行离子植入的情况下，在第二外延层30的晶体中发生晶格应变。晶格应变是归因于张应变而发生的应变，张应变的发生归因于许多原子进入晶体。发生晶格应变的部分用作缺陷抑制层40。换句线的晶格应变大于第二外延层30的晶格应变。
[0036]这里，通过例如拉曼分光术和/或TEM (透射电子显微镜)测量晶格应变。
[0037]从而，因为缺陷抑制层40是通过例如至少向第二外延层30中执行离子植入而形成的区域，所以缺陷抑制层40的杂质浓度高于第二外延层30的杂质浓度(在包括多重杂质的情况下，总的杂质浓度)。例如，缺陷抑制层40的杂质浓度是第二外延层30的杂质浓度的1000倍大或更大。例如，虽然第二外延层30的杂质浓度不小于约I X IO16Cm-3,并且不大于约5 X IO19CnT3，但是缺陷抑制层40的杂质浓度不小于约5 X 1017cnT3，并且不大于约X 1021Cm_3。
[0038]可以在从第二外延层30上的区域至第一外延层20上的区域设置缺陷抑制层40。半导体设备110的可靠性由在从第二外延层30上的区域至第一外延层20上的区域设置的缺陷抑制层40进一步提高。例如，出现于pn结界面处的基面的数量随取向错误的基底的斜角(off angle)减小而减小。然而,甚至在基面未暴露于pn结的表面处的情况下,存在于pn结界面下的部分中的基面位错也延伸；并且发生特性退化。因此，甚至在斜角小的情况下，通过从第二外延层30上的区域至第一外延层20上的区域在尽可能宽的区域中设置缺陷抑制层40，也充分抑制了基面位错的延伸。
[0039]端子结构区域51设置在第二外延层30周围的第一外延层20上，第二外延层30形成为台形。端子结构区域51在第二外延层30的周围设置为例如连续的。沟道截断体层(channel stopper layer) 53设置在端子结构区域51周围的第一外延层20上,与端子结构51分开。例如，沟道截断体层53设置在端子结构区域51周围。
[0040]端子结构区域51为例如P—型半导体区域。端子结构区域51为例如JTE (结终端扩展)。除JTE外，端子结构区域51可以是RESURF层、FLR (场限制环)、或FP (场板)。通过在反向偏置期间缓和端子部分处的电场集中，端子结构区域51增大了击穿电压。
[0041]为第一电极的阴极电极70设置在基底10的与第一表面IOa相反的侧上的第二主表面IOb处。阴极电极70电连接至基底10。阴极电极70具有与基底10的欧姆连接。为第二电极的阳极电极80设置在缺陷抑制层40上。阳极电极80电连接至第二外延层30。阳极电极80具有与缺陷抑制层40和第二外延层30的欧姆连接。
[0042]在该半导体设备110中，基底10是PiN 二极管的N (η型半导体区域)。第一外延层20是PiN 二极管的i (本征半导体区域)。第二外延层30和缺陷抑制层40是PiN 二极管的P (P型半导体区域)。
[0044]首先，将描述施加电压(正向电压)使得阳极电极80相对于阴极电极70为正的情况下，半导体设备110的操作。在施加正向电压的情况下，超过内建电势的电子和空穴经由存在于P+型第二外延层30与n_型第一外延层20之间的界面处的pn结表面流动。由此，电流在半导体设备110中流动(正向操作)。
[0045]现在将描述施加电压(反向电压)使得阳极电极80相对于阴极电极70为负的情况下，半导体设备110的操作。在施加反向电压的情况下，耗尽层主要在pn结表面的i层侧上扩展；并且电流基本不在半导体设备110中流动(反向操作)。
[0046]现在将描述半导体设备110的正向操作中的正向电压的施加进一步继续的情况下的操作。在半导体设备110中，缺陷抑制层40设置在第二外延层30上。具有晶格应变的区域包括在缺陷抑制层40的晶体内部。通过具有该晶格应变的缺陷抑制层40，归因于晶体基面内的晶格应变，应力起作用。由此，在继续施加正向电压的情况下，在存在于晶体基面(在六角晶体的情况下，Si表面的(0001)平面和C表面的(000-1)平面，并且在立方晶体的情况下，(111)平面)中的基面位错处具有起始点的堆垛层错的发生受到了抑制。
[0047]在半导体设备110中，在堆垛层错发生的情况下发生的击穿电场强度和导通电压的增大受到了抑制。相应地，在半导体设备110中，导通电压的增大和击穿电压的减小在长的时段上受到抑制。
[0049]图2示出了根据实施例的半导体设备110的电流(I)-电压(V)特性和根据参考范例的半导体设备190的1-V特性。
[0050]根据参考范例的半导体设备190不包括根据实施例的半导体设备110的缺陷抑制层40。否则，半导体设备190的配置与半导体设备110的配置类似。
[0051]如图2中所示，使得电流流动的必需的电压值对于根据实施例的半导体设备110比对于根据参考范例的半导体设备190低。即，导通电压对于半导体设备110比对于半导体设备190低。
[0052]称作基面位错的位错存在于半导体设备110和190的基底10中。位错在设备操作期间延伸。这引起导通电压的增大和/或击穿电压的减小。[0053]可以设想这归因于以下机制。在六角晶体用作SiC的基底10的情况下，存在于
(0001)平面中的称作基面位错的晶体缺陷存在于基底10内。在在SiC的基底10上执行SiC的外延生长的情况下，晶体的切割表面从(0001)面倾斜数度；并且执行层状生长(step-flow growth)。 [0054]在该情况下，基面位错从SiC的基底10的第一表面IOa传播到SiC的外延层(第一外延层20和第二外延层30)中。此外，当施加电流应力时，基面位错延伸；并且堆垛层错发生。发生的堆垛层错变为高电阻区域并且使得元件的正向特性退化。
[0055]特别是在高击穿电压设备的情况下，发生堆垛层错的区域可以容易地变大，因为外延生长在基底10的第一表面IOa上的层厚。即，认为在高击穿电压设备中显著发生正向特性的退化。
[0056]如在实施例中，在在半导体设备110中设置缺陷抑制层40的情况下，归因于设置在缺陷抑制层40中的晶格应变的应力作用于基面中。由此，在继续施加正向电压的情况下，以存在于晶体基面中的基面位错作为起始点的堆垛层错的发生受到了抑制。相应地，与不包括缺陷抑制层40的半导体设备190相比，堆垛层错的发生受到了抑制，并且导通电压在包括缺陷抑制层40的半导体设备110中减小了。
[0057]因为缺陷抑制层40抑制了以基面位错作为起始点的堆垛层错的发生，所以可以根据基面位错的位置和/或密度将缺陷抑制层40设置在必需的位置处。例如，缺陷抑制层40可以设置在第一外延层20和第二外延层30的部分、全部、或多个位置处。由此，避免了不必要的离子植入；并且防止了不必要的特性退化。
[0058]这里，半导体设备110的缺陷抑制层40具有晶格应变，所以存在不能保持不具有晶格应变的理想半导体材料的性质的可能性。然而，半导体设备110的结界面是元件内部的pn结界面。因此，认为设置在为半导体设备110的前表面部分的缺陷抑制层40中的晶格应变与诸如静态特性、动态特性等的设备特性之间的关系非常弱。相应地，根据半导体设备110的结构，导通电压和击穿电压在长的时间段得到保持，没有其它特性的退化。
[0061]在实施例中，将描述用于制造使用SiC的双极二极管(PiN 二极管)的方法。
[0063]图4A至图5C是示出根据实施例的用于制造半导体设备的方法的示意性横截面视图。
[0064]如图3中所示，根据实施例的用于制造半导体设备的方法包括形成第一外延层(步骤S101)、形成第二外延层(步骤S102)、以及形成缺陷抑制层(步骤S103)。
[0065]现在将参照图4A至图5C描述图3中所示的用于制造半导体设备的方法的具体范例。
[0066]首先，如图4A中所示，准备通过升华等制成的SiC体基底10。基底10内的掺杂浓度不小于约lX1018cm_3，并且不大于约lX102°cm_3。在实施例中，基底10的掺杂浓度为
[0067]然后，在基底10的第一表面IOa上形成型第一外延层20。通过例如外延生长在第一表面IOa上形成第一外延层20。根据元件的击穿电压和其它特性设计η_型第一外延层20的掺杂浓度和厚度。例如，掺杂浓度不小于约8X1014cm_3，并且不大于约I X IO17CnT3 ；并且厚度不小于约5 μ m并且不大于约200 μ m。根据第一外延层20的掺杂浓度和厚度，可以在基底10与第一外延层20之间形成η导电类型的缓冲层(未示出)。缓冲层的掺杂浓度可以为例如不小于约5X1017cm_3，并且不大于约5Χ IO18CnT3;并且缓冲层的厚度可以从约数μπι至约数十μπι。缓冲层可以通过外延生长形成于基底10的第一表面IOa上。
[0068]然后，P+型第二外延层30形成于第一外延层20上。第二外延层30通过例如外延生长形成于第一外延层20上。使用与目标特性匹配的生长条件来形成第二外延层30，该目标特性控制pn结部分的耗尽层的扩展并且减小前表面部分的接触电阻。第二外延层30的掺杂浓度为例如不小于lX1016cm_3，并且不大于5X1019cm_3 ;并且第二外延层30的厚度为约数μ m。
[0069]第二外延层30的掺杂浓度可以在厚度方向(将基底10连接至第一外延层20的方向)上发生改变。例如，可以通过改变用于第二外延层30的杂质浓度的条件来故意改变厚度方向上的掺杂浓度。在该情况下，第二外延层30的前表面部分(浅的部分)的掺杂浓度可以设定为高；并且深的部分的掺杂浓度可以设定为低。通过改变掺杂浓度，厚度方向上第二外延层30的掺杂浓度的改变可以是阶段性的或连续的。
[0070]然后，如图4B中所示，在第二外延层30的中央部分制作刻蚀掩膜(未示出)；并且将第二外延层30构图为台形。向图案结构施加诸如RIE (反应离子刻蚀)等的离子刻蚀。在RIE中，例如，执行使用氟(F)或氯(Cl)气体的刻蚀。在待刻蚀的第二外延层30的部分处刻蚀第二外延层30的整个厚度。由此，n_形第一外延层20在剩下未被刻蚀的第二外延层30的外围部分处暴露。
[0071]在第二外延层30构图为台形的情况下，图案结构不限于具有一个水平面的台形；并且构图条件可以是使得第二外延层30构图为多个水平面。
[0072]然后雷火竞技，如图4C中所示，对第二外延层30和第一外延层20的整个前表面执行离子植入。植入的离子种类可以包括例如惰性离子。在第二外延层30和第一外延层20为SiC的情况下，Ar、S1、C等可以用作离子种类。从在晶体中提供应变的方面讲，植入浓度设定为宿主浓度的1000倍或更大的浓度。执行离子植入时的温度可以比室温高。离子植入的深度可以不小于0.1 μ m,并且不大于0.5 μ m.[0073]从在晶体中提供应变的方面讲，具有相对大的原子半径的磷(P)和铝(Al)可以用作以上记载的离子种类。在该情况下，考虑归因于掺杂类型和浓度的设备特性的影响，期望执行例如反植入(counter implantation)。由此,应变的形成和载流子浓度的调整均能够通过高数量的离子实现。
[0074]植入的离子种类可以是单个或多个。例如，在晶体中引起大的应变的离子种类可以植入到构图为台形的第二外延层30中；并且在晶体中引起小的应变的离子种类可以在第二外延层30的外围部分处植入。在存在自动掺杂的风险的情况下，可以在形成下述JTE之后形成缺陷抑制层40。
[0075]至少在第二外延层30上通过离子植入形成离子植入区域40A。离子植入区域40A为通过随后的活化退火变为缺陷抑制层40的区域。如在实施例中，通过向第二外延层30和第一外延层20的整个前表面中执行离子植入，在从第二外延层30上的区域至第一外延层20上的区域形成离子植入区域40A。[0076]然后，如图5A中所示，形成端子结构区域51。例如，p_型结JTE、RESURF层或保护环层可以用作端子结构区域51。在实施例中，形成P—型JTE。为了形成端子结构区域51，首先，形成诸如树脂等的绝缘材料或有机材料的具有开口的掩膜Ml ;并且经由开口执行离子植入。这里，通过离子植入形成具有例如不小于5X IO16CnT3并且不大于5X IO18CnT3的杂质浓度和不小于约0.3 μ m并且不大于约0.5 μ m的厚度的JTE。期望JTE形成为比先前形成的离子植入区域40A的厚度深。由此，反向电压施加期间的电场集中不会容易地发生。
[0077]继续如图5B中所示，沟道截断体层53形成为防止电势扩展到pn结部分的端面处的部分。类似于端子结构区域51的形成，通过形成具有开口的掩膜M2并经由开口执行离子植入来形成沟道截断体层53。由此，沟道截断体层53形成于端子结构区域51的外围处。沟道截断体层53形成为与端子结构51分开。
[0078]如果需要，可以对第二外延层30的上部部分执行离子植入以减小接触电阻。然后，在所有离子植入结束后，执行活化退火。在该情况下，位于离子种类植入的地方的晶格的应变也扩展到外围，这归因于对引入到第一外延层20和第二外延层30的前表面的大量惰性植入种类发生的颗粒布置。由此，结构(缺陷抑制层40)形成为使得应变施加到基面内。
[0079]然后，如图5C中所示，阴极电极70形成于基底10的第二主表面IOb上。如果需要，执行阴极电极70的热处理。随后，在第二外延层30上形成阳极电极80。如果需要，执行阳极电极80的热处理。能够与接触阴极电极70和阳极电极80的半导体区域具有低电阻欧姆结的材料适合作为阴极电极70的材料和阳极电极80的材料。
[0080]如果接触阴极电极70和阳极电极80的半导体区域是SiC并且如果不存在与阴极电极70的热处理温度和阳极电极80的热处理温度相关的问题，则可以在形成阳极电极80之后形成阴极电极70。如果需要,可以在基底10、第一外延层20、第二外延层30、缺陷抑制层40、端子结构区域51、以及沟道截断体层53周围形成绝缘膜、有机膜等以执行防止放电的作用。由此，完成了包括缺陷抑制层40的半导体设备110。
[0083]图6是示出根据第三实施例的半导体设备的配置的示意性横截面视图。
[0084]如图6中所示，根据第三实施例的半导体设备120包括:为第一半导体区域的基底10 ;为第二半导体区域的第一外延层20 ;为第三半导体区域的第二外延层30 ;为第四半导体区域的缺陷抑制层40 ;为第五半导体区域的源极区域35 ;栅极绝缘膜60 ;栅极电极G ;为第一电极的漏极电极71 ;以及为第二电极的源极电极81。
[0086]基底10是例如n+型SiC体基底。类似于根据第一实施例的半导体设备110，基底10是取向错误的基底。第一外延层20是包括n_型SiC的半导体区域。第一外延层20具有形成于基底10的第一表面IOa上的规定的晶体结构。
[0087]第二外延层30是包括P型SiC的半导体区域。第二外延层30具有形成于第一外延层20的部分上的规定的晶体结构。多个第二外延层30设置在半导体设备120中。多个第二外延层30安置为在第一外延层20上彼此分开。
[0088]源极区域35是包括n+型SiC的半导体区域。源极区域35形成于第二外延层30的部分上。通过例如对第二外延层30中进行离子植入来形成源极区域35。第二外延层30的前表面30a上的源极区域35与第一外延层20之间的第二外延层30的区域是在导通操作中形成沟道的区域。多个源极区域35设置在半导体设备120中。多个源极区域35分别设置在多个第二外延层30中。
[0089]缺陷抑制层40至少设置在第二外延层30的部分上或中。在实施例中，缺陷抑制层40设置在与源极电极81接触的第二外延层30的部分中。缺陷抑制层40还可以设置在源极区域35的部分上或中。
[0090]栅极绝缘膜60至少设置在第二外延层30的前表面30a上。栅极电极G设置在栅极绝缘膜60上。绝缘膜61设置在栅极电极G与源极电极81之间。
[0091]源极电极81与源极区域35接触。源极电极81与源极区域35具有欧姆接触。在实施例中，源极电极81也接触第二外延层30。由此，源极电极81用作MOSFET的源极区域35和第二外延层30的公共电极。
[0092]漏极电极71接触基底10的第二主表面10b。漏极电极71与基底10具有欧姆连接。
[0094]当在相对于源极电极81为正的电压施加至漏极电极71的状态将等于或大于阈值的电压施加至栅极电极G时，在第二外延层30中接近第二外延层30与栅极绝缘膜60之间的界面处形成反型层(沟道)。由此，半导体设备120切换至导通状态；并且电流从漏极电极71流至源极电极81中。
[0095]另一方面，当施加至栅极电极G的电压小于阈值时，沟道消失。由此，半导体设备120切换至关断状态；并且从漏极电极71流至源极电极81中的电流被破坏。
[0096]在为MOSFET的半导体设备120中，pn结界面形成于第一外延层20与第二外延层30之间。pn结界面用作MOSFET的体二极管。
[0097]通过给从半导体设备120中的第二外延层30的前表面30a起的规定深度提供缺陷抑制层40，类似于根据第一实施例的半导体设备110，导通电压和击穿电压在长的时间段得到保持，而无其它特性退化。
[0098]在MOSFET中，期望通过考虑受到接近栅极绝缘膜60并且特别是在形成沟道的区域中的杂质的影响的特性来设计缺陷抑制层40的形成位置。例如，缺陷抑制层40未设置在形成沟道的区域中。
[0101]图7是示出根据第四实施例的半导体设备的配置的示意性横截面视图。
[0102]如图7中所示，根据第四实施例的半导体设备130包括:为第一半导体区域的基底10 ;为第二半导体区域的第一外延层20 ;为第三半导体区域的第二外延层30 ;为第四半导体区域的缺陷抑制层40 ;为第五半导体区域的发射极区域36 ;栅极绝缘膜60 ;栅极电极G ；为第一电极的集电极电极72;以及为第二电极的发射极电极82。
[0104]半导体设备130与半导体设备120的不同在于基底10的导电类型为P+型。在半导体设备130中，基底10是例如P+型SiC体基底。在半导体设备130中，第一外延层20是包括n_型SiC的半导体区域。第一外延层20用作IGBT的漂移层。[0105]在半导体设备130中，第二外延层30是包括p_型SiC的半导体区域。第二外延层30具有形成于第一外延层20的部分上的规定的晶体结构。第二外延层30用作IGBT的基极区域。多个第二外延层层30设置在半导体设备130中。多个第二外延层30布置为在第一外延层20上彼此分开半导体设备。
[0106]发射极区域36是包括n+型SiC的半导体区域。发射极区域36对应于半导体设备120的源极区域35雷火竞技。多个发射极区域36设置在半导体设备130中。多个发射极区域36分别设置在多个第二外延层30中。
[0107]缺陷抑制层40至少设置在第二外延层30的部分上或中。在实施例中，缺陷抑制层40设置在与源极电极81接触的第二外延层30的部分中。缺陷抑制层40还可以设置在发射极区域36上或中。
[0108]栅极绝缘膜60至少设置在第二外延层30的前表面30a上。栅极电极G设置在栅极绝缘膜60上。栅极电极G设置在插入了栅极绝缘膜60的两个相互相邻的第二外延层30上。绝缘膜61设置在栅极电极G与发射极电极82之间。
[0109]发射极电极82与发射极区域36接触。发射极电极82与发射极区域36具有欧姆接触。在实施例中，发射极电极82也接触第二外延层30。由此，发射极电极82用作IGBT的发射极区域36和第二外延层30的公共电极半导体。
[0110]集电极电极72接触基底10的第二主表面10b。集电极电极72与基底10具有欧姆连接。
[0112]当在将相对于发射极电极82为正的电压施加至集电极电极72的状态将等于或大于阈值的电压施加至栅极电极G时，在为接近第二外延层30与栅极绝缘膜60之间的界面的基极区域的第二外延层30中形成反型层(沟道)。由此，电子从发射极电极区域36经由沟道注入到第二外延层30 (基极区域)中；并且状态切换至导通状态。并且在此时，空穴从集电极电极72注入到第一外延层2 (第一漂移区域)中。注入到漂移区域中的空穴经过基极区域流到发射极电极82中。在半导体设备130的导通状态中，来自集电极电极72的空穴注入到漂移区域中；发生导电率调制；并且漂移区域的电阻降低。
[0113]另一方面，当施加至栅极电极G的电压小于阈值时，沟道消失。由此，半导体设备130切换至关断状态；并且从集电极电极72流至发射极电极82中的电流被破坏。
[0114]因为为IGBT的半导体设备130的操作具有双极模式，类似于根据第一实施例的半导体设备110，所以以基面位错作为起始点的堆垛层错的发生受到抑制。相应地，包括缺陷抑制层40的半导体设备130中的堆垛层错的发生受到抑制；并且导通电压和击穿电压长时间段得到保持，无其它特性的退化。
[0115]也在IGBT中，类似于M0SFET，期望通过考虑受到接近栅极绝缘膜60并且特别是在形成沟道的区域中的杂质的影响的特性来设计缺陷抑制层40的形成位置。例如，缺陷抑制层40未设置在形成沟道的区域中。
[0118]图8是示出根据第五实施例的半导体设备的配置的示意性横截面视图。
[0119]如图8中所示，根据第五实施例的半导体设备140包括:为第一半导体区域的基底10 ;为第二半导体区域的第一外延层20 ;为第三半导体区域的第二外延层30 ;为第四半导体区域的缺陷抑制层40 ;为第一电极的阴极电极70 ;以及为第二电极的阳极电极80。
[0121]基底10是例如n+型SiC体基底。类似于根据第一实施例的半导体设备110，基底10是取向错误的基底。第一外延层20是包括n_型SiC的半导体区域。第一外延层20具有形成于基底10的第一表面IOa上的规定的晶体结构。
[0122]第二外延层30是包括P型SiC的半导体区域。第二外延层30具有形成于第一外延层20的部分上的规定的晶体结构。第二外延层30以规定的间隔多重设置在第一外延层20的前表面20a侧上。
[0123]阳极电极80包括欧姆电极85和肖特基电极86。欧姆电极85设置在第二外延层30上。欧姆电极85与第二外延层30具有欧姆连接。
[0124]肖特基电极86设置在欧姆电极85上并覆盖第一外延层20的前表面20a。肖特基电极86与第一外延层20具有肖特基接触。
[0125]阴极电极70与基底10的第二主表面IOb接触。阴极电极70与基底10具有欧姆连接。
[0126]缺陷抑制层40至少设置在第二外延层30的部分上或中。在实施例中，缺陷抑制层40设置在与欧姆电极85接触的第二外延层30的部分中。如果不存在与特性相关的问题的线接触的部分至第一外延层20的前表面20a上的区域设置缺陷抑制层40。
[0128]首先，将描述施加电压(正向电压)，使得阳极电极80相对于阴极电极70为正的情况下，半导体设备140的操作。在施加正向电压的情况下，超过能鱼的电子从第一外延层20流到肖特基电极86 (阳极电极80)中。超过内建电势的电子和空穴经由存在于P+型第二外延层30与n_型第一外延层20之间的界面处的pn结表面流动。由此，电流在半导体设备140中流动(正向操作)。
[0129]现在，将描述施加电压(反向电压)，使得阳极电极80相对于阴极电极70为负的情况下，半导体设备140的操作。在施加反向电压的情况下，耗尽层在肖特基电极86与第一外延层20之间的界面的第一外延层20侧上扩展。耗尽层主要在pn结表面的i层侧上扩展。由此，基本没有电流在半导体设备140中流动(反向操作)。
[0130]为MPS 二极管的半导体设备140具有肖特基势垒二极管的特性和PiN 二极管的特性。即，半导体设备140具有低导通电压和极优的恢复特性。
[0131]因为为MPS 二极管的半导体设备130的操作具有双极模式，类似于根据第一实施例的半导体设备110，所以以基面位错作为起始点的堆垛层错的发生受到抑制。相应地，包括缺陷抑制层40的半导体设备140中的堆垛层错的发生受到抑制；并且导通电压和击穿电压在长的时间段得到保持，而无其它特性的退化。
[0132]如上所述，根据根据实施例的半导体设备和用于制造半导体设备的方法，能够提高半导体设备的长期可靠性。
[0133]虽然以上描述了实施例及其修改，但是本发明不限于这些范例。例如，本领域技术人员关于上述实施例及其修改合适地进行的实施例的部件的增加、删除或设计修改或特征的合适组合在包括本发明的精神的程度上在本发明的范围内。
[0134]例如，虽然在上述实施例及其修改的描述中，第一导电类型是η型且第二导电类型是P型，但是本发明也适用于第一导电类型是P型且第二导电类型是η型的情况。上述实施例及其修改可应用于Si表面或C表面上的设备。
[0135]虽然在上述实施例中示例了 SiC应用为基底10、第一外延层20、以及第二外延层30的情况，但是这些部件的材料不限于SiC ;并且实施例也可应用于包括晶体缺陷和从基面传播的堆垛层错的材料。
[0136]虽然已经描述了某些实施例，但是仅通过范例方式描述了这些实施例，并且它们不是意在限制本发明的范围。实际上，这里描述的新颖实施例可以以各种其它形式具体化；此外，可以不脱离本发明的精神，进行于此描述的实施例的形式的各种省略、替代、和改变。所附权利要求和它们的等同物意在涵盖该形式或修改，它们落入本发明的范围和精神内。
1.一种半导体设备，包括: 第一导电类型的第一半导体区域； 设置在所述第一半导体区域上的第二半导体区域，所述第二半导体区域的杂质浓度比所述第一半导体区域的杂质浓度低； 设置在所述第二半导体区域上的第二导电类型的第三半导体区域；以及设置在所述第三半导体区域上或所述第三半导体区域的部分中的第四半导体区域，所述第四半导体区域的晶格应变比所述第三半导体区域的晶格应变大。
2.如权利要求1所述的设备，其中， 所述第三半导体区域设置在所述第二半导体区域的部分上；并且所述第四半导体区域设置于从所述第三半导体区域上的区域至所述第二半导体区域上的区域。
3.如权利要求1所述的设备，其中，所述第二半导体区域和所述第三半导体区域具有通过外延生长形成的晶体结构。
4.如权利要求1所述的设备，其中，所述第四半导体区域包括的杂质与所述第三半导体区域中包括的杂质不同。
5.如权利要求4所述的设备，其中，包括在所述第四半导体区域中的所述杂质包括惰性元素。
6.如权利要求5所述的设备,其中，所述杂质是选自Ar、Si和C的至少之一。
7.如权利要求1所述的设备，其中，所述第四半导体区域的杂质浓度比所述第三半导体区域的杂质浓度高。`
8.如权利要求1所述的设备，其中， 所述第二半导体区域的所述杂质浓度不小于8 X 1014cm_3，并且不大于I X IO17Cm-3 ； 所述第三半导体区域的杂质浓度不小于lX1016cm_3，并且不大于5 X IO19CnT3 ;并且 所述第四半导体区域的杂质浓度不小于5X1017cm_3，并且不大于lX1021cm_3。
9.如权利要求1所述的设备，其中，所述第一半导体区域、所述第二半导体区域、所述第三半导体区域、以及所述第四半导体区域包括碳化硅。
10.如权利要求1所述的设备，其中， 所述第一半导体区域是具有第一表面且包括六角碳化硅的基底；并且 所述基底的所述第一表面相对于所述碳化硅的基面的倾斜大于O度且不大于8度。
12.如权利要求1所述的设备，还包括: 电连接至所述第一半导体区域的第一电极；以及 电连接至所述第三半导体区域的第二电极， 在相对于所述第一电极为正的电压施加至所述第二电极的情况下，电流被使得从所述第二电极朝向所述第一电极流动。
13.如权利要求1所述的设备，还包括: 设置在所述第三半导体区域的部分上的所述第一导电类型的第五半导体区域； 设置在所述第三半导体区域的表面上的栅极绝缘膜； 设置在所述栅极绝缘膜上的栅极电极；电连接至所述第五半导体区域的源极电极；以及 电连接至所述第一半导体区域的漏极电极。
14.如权利要求1所述的设备，还包括设置在所述第三半导体区域周围的所述第二半导体区域上的所述第二导电类型的端子结构区域，所述端子结构区域的杂质浓度比所述第三半导体区域的杂质浓度低。
15.如权利要求14所述的设备，还包括设置在所述端子结构区域周围的所述第二半导体区域上并且与所述端子结构区域分开的所述第二导电类型的沟道截断体层，所述沟道截断体层的杂质浓度比所述第三半导体区域的杂质浓度低。
16.一种用于制造半导体设备的方法，包括: 在第一导电类型的第一半导体区域上形成第二半导体区域，所述第二半导体区域的杂质浓度比所述第一半导体区域的杂质浓度低； 在所述第二半导体区域上形成第二导电类型的第三半导体区域；以及 通过向所述第三半导体区域中执行离子植入来形成第四半导体区域，所述第四半导体区域的晶格应变比所述第三半导体区域的晶格应变大。
17.如权利要求16所述的方法，其中， 所述第三半导体区域的形成包括在所述第二半导体区域的部分上设置所述第三半导体区域；并且 所述第四半导体区域的形成包括在所述第三半导体区域上和所述第二半导体区域上形成所述第四半导体区域。
18.如权利要求16所述的方法，其中， 所述第二半导体区域的形成包括通过外延生长形成所述第二半导体区域；并且 所述第三半导体区域的形成包括通过外延生长形成所述第三半导体区域。
19.如权利要求16所述的方法，其中，所述第四半导体区域的形成包括向所述第三半导体区域中执行与包括在所述第三半导体区域中的杂质不同的杂质的离子植入。
20.如权利要求19 所述的方法，其中，包括在所述第四半导体区域中的所述杂质包括惰性元素。
21.如权利要求20所述的方法，其中，所述杂质是选自Ar、Si和C的至少之一。
【发明者】太田千春, 西尾让司, 高尾和人, 四户孝 申请人:株式会社东芝
通过使用远程等离子体pecvd的fcvd硬件形成的可流动碳膜的制作方法
晶体制造装置、使用该晶体制造装置制造的半导体设备以及使用该晶体制造装置制造半 ...的制作方法
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