雷火竞技半导体设备及其形成方法与流程

　　雷火竞技雷火竞技雷火竞技雷火竞技2.通过改进工艺技术、电路设计、编程算法和制造工艺，将诸如存储单元之类的平面半导体设备缩小到更小的尺寸。然而，随着半导体设备的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。3d存储器设备架构可以解决一些平面半导体设备(例如，闪存设备)中的密度限制。

　　3.可以通过堆叠半导体晶片或管芯并将该半导体晶片或管芯垂直互连来形成3d存储器设备，从而产生的结构作为单个设备，以比传统平面工艺更低的功耗和更小的占用面积实现性能改进。3d存储器架构包括存储阵列和用于促进存储阵列的操作的外围电路。

　　4.在一个方面，公开了一种半导体设备。该半导体设备包括半导体衬底、形成于所述半导体衬底中的掺杂区、形成于所述掺杂区中的源极/漏极、形成于所述源极/漏极上的导电焊盘、设置于所述半导体衬底和所述掺杂区之上的暴露所述导电焊盘的栅极电介质层、形成于所述栅极电介质层上的栅极、形成于所述栅极、所述栅极电介质层和所述导电焊盘之上的绝缘层、以及形成于所述绝缘层中与所述导电焊盘电接触的触点。

　　5.在另一个方面，公开了一种3d存储器设备。该3d存储器设备包括外围设备和设置在所述外围设备上方的存储堆叠体。所述外围设备包括多个晶体管。每个晶体管包括半导体衬底、形成于所述半导体衬底中的掺杂区、形成于所述掺杂区中的源极/漏极、形成于所述源极/漏极上的导电焊盘、设置于所述半导体衬底和所述掺杂区之上的暴露所述导电焊盘的栅极电介质层、形成于所述栅极电介质层上的栅极、形成于所述栅极、所述栅极电介质层和所述导电焊盘之上的绝缘层、以及形成于所述绝缘层中与所述导电焊盘电接触的触点。

　　6.在另一个方面，公开了一种系统。该系统包括被配置为存储数据的3d存储器设备和存储器控制器，该存储器控制器耦合到所述3d存储器设备并且被配置为控制所述3d存储器设备的操作。所述3d存储器设备包括外围设备和设置在所述外围设备上方的存储堆叠体。所述外围设备包括多个晶体管。每个晶体管包括半导体衬底、形成于所述半导体衬底中的掺杂区、形成于所述掺杂区中的源极/漏极、形成于所述源极/漏极上的导电焊盘、设置于所述半导体衬底和所述掺杂区之上的暴露所述导电焊盘的栅极电介质层、形成于所述栅极电介质层上的栅极、形成于所述栅极、所述栅极电介质层和所述导电焊盘之上的绝缘层、以及形成于所述绝缘层中与所述导电焊盘电接触的触点。

　　7.在另一个方面，公开了一种用于形成半导体设备的方法。提供半导体衬底，其中在所述半导体衬底之上形成有电介质层。在所述电介质层中形成暴露所述半导体衬底的第一开口与第二开口。在所述第一开口与所述第二开口之间的所述电介质层上形成栅极结构。执行第一注入操作以在所述半导体衬底中形成掺杂区。执行第二注入操作以在所述掺杂区形成源极/漏极。在所述第一开口与所述第二开口中的所述源极/漏极上形成导电焊盘。在

　　所述栅极结构、所述电介质层和所述导电焊盘之上形成绝缘层。在所述绝缘层中形成与所述导电焊盘电接触的触点。

　　8.在另一个方面，公开了一种用于形成3d存储器设备的方法。在半导体衬底上形成外围设备。所述外围设备的形成包括：在所述半导体衬底之上形成电介质层；在所述电介质层中形成暴露所述半导体衬底的第一开口与第二开口；在所述第一开口与所述第二开口之间的所述电介质层上形成栅极结构；执行第一注入操作以在所述半导体衬底中形成掺杂区；执行第二注入操作以在所述掺杂区中形成源极/漏极；在所述第一开口与所述第二开口中的所述源极/漏极上形成导电焊盘；在所述栅极结构、所述电介质层和所述导电焊盘之上形成绝缘层；并在所述绝缘层中形成与所述导电焊盘电接触的触点。在所述外围设备上形成存储堆叠体。

　　9.并入本文并形成说明书的一部分的附图示出了本公开内容的各方面，并且连同描述一起用于进一步解释本公开内容，并使得相关领域技术人员能够获得和使用本公开内容。

　　10.图1示出了根据本公开内容的一些方面的示例性3d存储器设备的截面。

　　13.图4-12示出了根据本公开内容的一些方面的在制造过程的不同阶段的示例性晶体管的截面。

　　14.图13示出了根据本公开内容的一些方面的用于形成晶体管的示例性方法的流程图。

　　15.图14示出了根据本公开内容的一些方面的具有存储器设备的示例性系统的框图。

　　16.图15a示出了根据本公开内容的一些方面的具有存储器设备的示例性存储卡的视图。

　　17.图15b示出了根据本公开内容的一些方面的具有存储器设备的示例性固态驱动器(ssd)的视图。

　　19.虽然讨论了具体的配置和布置，但应当理解，这仅是出于说明性目的。因此，在不脱离本公开内容的保护范围的情况下，可以使用其它配置和布置。此外，本公开内容还可以用于各种其它应用中。本公开内容中描述的功能和结构特征可以彼此并以附图中未具体示出的方式组合、调整和修改，使得这些组合、调整和修改落入本公开内容的保护范围内。

　　20.通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所使用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一(a)”、“一个(an)”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达排他性的因素集合，而是可以允许存在不一定明确

　　上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在

　　之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括其间没有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。

　　上方”、“上”等的空间相对术语来描述如图所示的一个元件或特征与一个或多个另外元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式取向(旋转90度或在其他取向)，并且同样可以相应地解释本文使用的空间相关描述词。

　　23.如本文所使用的，术语“层”指代包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是厚度小于连续结构的厚度的同质或异质连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或者顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿锥形表面进行延伸。衬底可以是层，可以在其中包括一层或多层，和/或可以在其上、之上和/或之下具有一层或多层。层可以包含多层。例如，互连层可以包括一个或多个导体和触点层(其中形成互连线和/或通孔触点)和一个或多个电介质层。

　　24.如本文所使用的，术语“衬底”指代在其上添加后续材料层的材料。衬底本身可以被图案化。可以对添加在衬底顶部的材料进行图案化或者保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料来制成。

　　25.如本文所使用的，术语“3d存储器设备”指代在横向取向的衬底上具有垂直取向的存储单元晶体管串(本文称为“存储串”，例如nand存储串)，使得存储串在关于衬底的垂直方向上延伸的半导体设备。如本文所使用的，术语“垂直/垂直地”意味着名义上垂直于衬底的横向表面。

　　26.与诸如微处理器之类的逻辑设备相比，用于存储器设备(例如，nand闪存)的外围电路的互补金属氧化物半导体(complementary metal-oxide-semiconductor，cmos)技术节点不太先进(例如，60纳米及以上)，因为存储器外围电路需要低成本和低泄漏电流(又名关态电流i

　　)。随着3d存储器设备(例如，3d nand闪存设备)的发展，更多的堆叠层(例如，字线)需要更多的外围电路来操作3d存储器设备，从而要求外围电路的单元尺寸更小。例如，页缓冲器的数量和/或大小需要增加以匹配增加的存储单元数量。在一些情况下，页缓冲器占据的芯片面积可能会在3dnand闪存中占据主要部分，例如超过总芯片面积的50％。在另一个示例中，字线驱动器中的串驱动器数量与3d nand闪存中的字线数量成比例。因此，字线的不断增加也增加了字线驱动器占用的面积、以及金属布线的复杂性，有时甚至会增加金属层的数量。而且，在将存储单元阵列和外围电路制作在不同的衬底上并键合在一起的一些3d存储器设备中，外围电路面积(尤其是页缓冲器面积)的不断增加，成为减小芯片总尺寸的瓶颈半导体设备。

　　27.然而，遵循用于逻辑设备的先进技术节点趋势按比例缩小外围电路尺寸，将导致

　　显著的成本增加和更高的泄漏电流，这对于存储器设备是不可取的。此外，由于3d nand闪存设备在某些存储操作(例如，编程和擦除)中需要相对较高的电压(例如，高于5v)，这与可以随着cmos技术节点的进步而降低其工作电压的逻辑装置不同，因此不能降低提供给存储器外围电路的电压。为了保持高压设备的低接触电阻，可以在源极/漏极区和接触结构之间形成金属硅化物层。本公开内容提出一种晶体管结构，该晶体管结构在源极/漏极区与接触结构之间具有金属硅化物层，而在制作过程中不使用金属硅化物阻挡层。因此，可以进一步改善制造工艺和制造成本。

　　28.图1示出了根据本公开内容的一些方面的示例性3d存储器设备100的截面半导体设备。3d存储器设备100表示非单片3d存储器设备的示例。术语“非单片”是指：3d存储器设备100的部件(例如，外围设备和存储阵列)可以分别在不同的衬底上形成，然后结合以形成3d存储器设备。应当理解的是，图1所示的非单片3d存储器设备仅用于说明，而不是限制性的。例如，外围设备和存储器阵列可以形成在一边。

　　29.3d存储器设备100可以包括衬底104，该衬底104可以包括硅(例如，单晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)或者任何其它合适的材料。3d存储器设备100可以具有形成在衬底104上的外围设备。可以在衬底104“上”形成外围设备，其中外围设备的全部或部分形成在衬底104中(例如，在衬底104的顶表面下方)和/或直接在衬底104上。外围设备可以包括形成在衬底104上的多个晶体管200。也可以在衬底104中形成隔离区108(例如，浅沟槽隔离(sti))和掺杂区(例如，晶体管200的源极区和漏极区)。

　　30.在一些实施例中，外围设备可以包括用于促进3d存储器设备100的操作的任何适当的数字、模拟和/或混合信号外围电路。例如，外围设备可以包括以下中的一个或多个：页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压参考、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，使用互补金属氧化物半导体(cmos)技术(也称为“cmos芯片”)，在衬底104上形成外围设备。

　　31.3d存储器设备100可以包括在晶体管200上方的互连层110(本文称为“外围互连层”)，以将电信号传输到晶体管200和从晶体管200传输电信号。外围互连层110可以包括多个互连(本文也称为“触点”)，所述多个互连包括横向互连线和垂直互连通路(通孔)触点114。如本文所使用的，术语“互连”可以广泛地包括任何适当类型的互连，例如中段制程(middle-end-of-line，meol)互连和后段制程(back-end-of-line，beol)互连。外围互连层110还可以包括一个或多个层间电介质(interlayer dielectric，ild)层(也称为“金属间电介质(intermetal dielectric，imd)层”)，其中可以形成互连线。也就是说，外围互连层110可以包括多个ild层中的互连线中的互连线可以包括导电材料，该导电材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、硅化物或者其任何组合。外围互连层110中的ild层可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质、或者其任何组合。

　　32.3d存储器设备100可以包括在外围设备上方的存储阵列设备150。应当注意的是，在图1中添加了x轴和y轴，以进一步说明3d存储器设备100中的部件的空间关系。衬底104包括在x方向(横向或宽度方向)横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所

　　使用的，当衬底在y方向(垂直方向或厚度方向)上位于半导体设备(例如，3d存储器设备100)的最低平面中时，相对于半导体设备的衬底(例如，衬底104)，在y方向上确定一个部件(例如，层或设备)在半导体设备的另一个部件(例如，层或设备)“上”、“上方”还是“下方”。用于描述空间关系的相同概念适用于整个公开内容。

　　33.在一些实施例中，3d存储器设备100是nand闪存设备，其中以nand存储串阵列的形式提供存储单元，每个存储串在外围设备(例如，晶体管200)和衬底104上方垂直地延伸。存储阵列设备150可以包括垂直延伸通过多个对的nand存储串，每个对包括导体层和电介质层(在本文中称为“导体/电介质层对”)。

　　34.图2示出了根据本公开内容的一些方面的晶体管200的截面。晶体管200包括衬底104、掺杂区202、源极/漏极204、导电焊盘206、栅极电介质层208、栅极210、绝缘层214和通孔触点114。掺杂区202形成在衬底104中，源极/漏极204形成在掺杂区202中，而导电焊盘206形成在源极/漏极204上。

　　35.栅极电介质层208设置在衬底104和掺杂区202之上，暴露导电焊盘206。换言之，栅极电介质层208不仅形成在栅极210下方，而且还覆盖衬底104和掺杂区202的部分。此外，如图2中所示，在被栅极电介质层208包围的源极/漏极204上形成导电焊盘206。换言之，导电焊盘206与栅极电介质层208接触。在一些实施方式中，导电焊盘206与栅极电介质层208直接接触。在栅极电介质层208上形成栅极210，并且在栅极210的一侧形成间隔物212。绝缘层214可以是外围互连层110的一个或多个ild层的一部分。绝缘层214可以覆盖栅极210、间隔物212、栅极电介质层208、以及导电焊盘206的部分。通孔触点114形成在与导电焊盘206电接触的绝缘层214中。

　　36.在一些实施方式中，晶体管200可以具有高于2.5v的工作电压，例如3.3v或5v等。晶体管200可以是高压nmos晶体管或高压pmos晶体管，并且每个晶体管200通过隔离区108(例如，sti结构)进行隔离。例如，可以在衬底104中形成高压nmos晶体管或高压pmos晶体管的源极/漏极204，并且还可以在高压nmos晶体管或高压pmos晶体管的源极/漏极204周围的衬底104中形成掺杂区202(例如，轻掺杂区或浅轻掺杂区)。

　　37.在一些实施方式中，晶体管200还包括在衬底104的顶表面上的栅极结构。该栅极结构可以包括栅极电介质层208和栅极210。在一些实施方式中，在衬底104和掺杂区202之上形成栅极电介质层208。在一些实施方式中，可以进一步在隔离区108之上形成栅极电介质层208。在一些实施方式中，栅极电介质层208可以包括任何适当的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，栅极电介质层208包括氧化硅，即栅极氧化物。栅极210形成在栅极电介质层208上，并与栅极电介质层208直接接触。在一些实施方式中，栅极210可以包括任何适当的导电材料，例如多晶硅、金属(例如，钨(w)、铜(cu)、铝(al)等)、金属化合物(例如，氮化钛(tin)、氮化钽(tan)等)、或硅化物。在一些实施方式中，栅极210包括掺杂多晶硅，即栅极多晶硅。

　　38.在一些实施方式中，在栅极电介质层208包围的源极/漏极204上形成导电焊盘206。在一些实施方式中，导电焊盘206可以包括任何适当的金属硅化物材料，例如wsix、cosix、nisix、alsix等、或者其任何组合。在一些实施方式中，导电焊盘206可以包括金属硅化物层。在一些实施方式中，导电焊盘206可以包括硅化镍。

　　39.图3示出了根据本公开内容的一些方面的晶体管200的平面图。如图3中所示，栅极

　　电介质层208可以形成在栅极210下方，并且进一步沿着x方向在掺杂区202之上连续延伸。导电焊盘206可以从栅极电介质层208暴露出，并且被栅极电介质层208包围。

　　40.图4-12示出了根据本公开内容的一些方面的在制造过程的不同阶段的晶体管200的截面。图13示出了根据本公开内容的一些方面的用于形成晶体管200的示例性方法300的流程图。为了更好地描述本公开内容的目的，将一起讨论图4-12中的晶体管200的截面和图13中的方法300。应当理解的是，方法300中所示出的操作不是穷举的，并且在任何所示的操作之前、之后或之间也可以执行其它操作。此外，一些操作可以同时地执行，或者以与图4-12和图13中所示的顺序不同的顺序来执行。

　　41.如图4以及图13中的操作302所示，提供衬底104并且在衬底104上形成栅极电介质层208。在一些实施方式中，可以通过包括但不限于化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或者其任意组合的一种或多种薄膜沉积工艺来形成栅极电介质层208。

　　42.随后，如图4以及图13中的操作304所示，在栅极电介质层208中形成暴露衬底104的开口209。在一些实施方式中，可以通过干法蚀刻、湿法蚀刻或其它适当的工艺来形成开口209。开口209用于在后续工艺中定义掺杂区202、源极/漏极204和导电焊盘206的位置。

　　43.如图5中所示，在衬底104中形成隔离区108，并且隔离区108用于将相邻晶体管彼此隔离，并限定每个晶体管的有源区。在一些实施方式中，可以通过蚀刻操作(例如，干法蚀刻、湿法蚀刻或任何适当的工艺)和沉积操作(例如，cvd、pvd、ald或其它适当的工艺)来形成隔离区108。在一些实施方式中，可以通过适当的绝缘电介质材料来制成隔离区108。在一些实施方式中，隔离区108可以由氧化硅(siox)形成。

　　44.如图6以及图13中的操作306所示，在栅极电介质层208上形成栅极结构。在一些实施方式中，栅极结构可以包括栅极210和间隔物212。如图6中所示，首先在两个开口209之间的栅极电介质层208上形成栅极210。在一些实施方式中，栅极210可以包括栅极多晶硅。在一些实施方式中，栅极210还可以包括栅极多晶硅上的栅极硬掩模。在一些实施方式中，可以通过“先栅极”方案形成栅极210，其中在源极/漏极形成之前布置和图案化栅极210。在一些实施方式中，可以通过“替换”方案来形成栅极210，其中，可以首先形成牺牲栅极堆叠体，然后在源极/漏极形成之后通过栅极210进行替换。

　　45.如图7中所示，可以在栅极210的侧面上形成间隔物212。在一些实施方式中，可以在栅极210的侧面和顶部上形成间隔物212。在一些实施方式中，可以通过在栅极210上设置绝缘材料然后执行各向异性蚀刻来形成间隔物212。在一些实施方式中，间隔物212可以包括氧化硅、氮化硅、氮氧化硅、原硅酸四乙酯(tetraethylorthosilicate，teos)、低温氧化物(low-temperature oxide，lto)、高温氧化物(high-temperature oxide，hto)或者任何适当的绝缘体。

　　46.如图8以及图13中的操作308所示，执行第一注入操作以在衬底104中形成掺杂区202。然后，如图9以及图13中的操作310所示，执行第二注入操作以在掺杂区202中形成源极/漏极204。在一些实施方式中，在栅极210和源极/漏极204之间形成掺杂区202，以在向源极/漏极204施加高电压时降低电场。在一些实施方式中，可以在开口209周围执行第一注入操作，并因此在开口209周围的衬底104中形成轻掺杂区202，如图8中所示。在一些实施方式中，在隔离区108和间隔物212之间的衬底104中形成掺杂区202。在一些实施方式中，在隔离

　　区108和栅极210之间的衬底104中形成掺杂区202。在一些实施方式中，掺杂区202可以在栅极210的一部分下方进一步延伸。

　　47.在一些实施方式中，当晶体管200是nmos晶体管时，可以在掺杂区202之间的栅极电介质层208下方形成p型沟道区。在p型沟道区的每一侧形成掺杂区202(例如，n型轻掺杂漏极区(ldd))和源极/漏极204(例如雷火竞技，n型源极/漏极区)。形成掺杂区202以便杂质浓度低于源极/漏极204。

　　48.在一些实施方式中，当晶体管200是pmos晶体管时，可以在掺杂区202之间的栅极电介质层208下方形成n型沟道区。在n型沟道区的每一侧形成掺杂区202(例如，p型ldd)和源极/漏极204(例如，p型源极/漏极区)。形成掺杂区202以便杂质浓度低于源极/漏极204。

　　49.如图10-11以及图13中的操作312所示，在开口209中的源极/漏极204上形成导电焊盘206。如图10中所示，首先在栅极电介质层208和覆盖开口209的隔离区108上沉积导电焊盘206。然后，如图11中所示，将导电焊盘206的在栅极电介质层208和隔离区108上方的部分去除，并且形成在开口209中的导电焊盘206保留。在一些实施方式中，可以通过形成金属层和多晶半导体并对沉积的金属层和多晶半导体层应用热退火工艺以形成导电焊盘206，来形成导电焊盘206。

　　50.如图12以及图13中的操作314所示，在隔离区108、栅极电介质层208、导电焊盘206、间隔物212和栅极210之上形成绝缘层214。在一些实施方式中，绝缘层214可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氧氮化硅、低介电常数(低k)电介质、或者其任何组合。在一些实施方式中，可以通过cvd、pvd、ald或任何适当的工艺形成绝缘层214。然后，如图12以及图13中的操作316所示，在绝缘层214中形成与导电焊盘206电接触的通孔触点114。

　　51.通过在通孔触点114和源极/漏极204之间设置导电焊盘206，可以降低通孔触点114和源极/漏极204之间的接触电阻。在一些实施方式中，导电焊盘206包括镍硅化物雷火竞技。

　　52.通过使用栅极电介质层208形成开口209，并在开口209中沉积导电焊盘206，在制造工艺中将不需要金属硅化物阻挡层。因此，可以简化形成晶体管200的工艺流程，并也可以降造成本。

　　53.图14示出了根据本公开内容的一些方面的具有存储器设备的示例性系统400的框图。系统400可以是移动电话、桌面型计算机、膝上型计算机、平板设备、车载计算机、游戏机、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备，增强现实(ar)设备、或者其中具有储存装置的任何其它适当的电子设备。如图14中所示，系统400可以包括主机408和具有一个或多个存储器设备404和存储器控制器406的存储器系统402。主机408可以是电子设备的处理器，例如中央处理单元(cpu)、或片上系统(soc)(例如，应用处理器(ap))。主机408可以被配置为向存储器设备404发送数据或者从存储器设备404接收数据。

　　54.存储器设备404可以是本公开内容中公开的任何存储器设备。如上面所详细公开的，存储器设备404(例如，nand闪存设备)在对位线放电的放电操作中，可以具有受控和预定义的放电电流。根据一些实施方式，存储器控制器406耦合到存储器设备404和主机408，并且被配置为控制存储器设备404。存储器控制器406可以管理存储在存储器设备404中的数据，并且与主机408进行通信。例如，存储器控制器406可以耦合到存储器设备404(例如，上述的3d存储器设备100)，并且存储器控制器406可以被配置为通过外围设备来控制存储

　　阵列设备150的操作。通过形成根据本公开内容的结构，可以进一步简化3d存储器设备100的制造工艺，并且也可以提高系统400的制造工艺。

　　55.在一些实施方式中，存储器控制器406被设计为在诸如以下的低占空比环境中操作：例如，安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器、或者在诸如个人计算机、数码相机、移动电话等之类的电子设备中使用的其它介质。在一些实施方式中，存储器控制器406被设计为在高占空比环境ssd、或用作移动设备(例如，智能手机、平板设备、膝上型计算机等)的数据储存的嵌入式多媒体卡(emmc)、以及企业储存阵列中操作。存储器控制器406可以被配置为控制存储器设备404的操作，例如，读取、擦除和编程操作。存储器控制器406还可以被配置为对关于存储在或者将要存储在存储器设备404中的数据的各种功能进行管理，其中这些功能包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡等。在一些实施方式中，存储器控制器406进一步被配置为处理关于从存储器设备404读取或写入到存储器设备404的数据的纠错码(ecc)。存储器控制器406也可以执行任何其它适当的功能，例如，格式化存储器设备404。存储器控制器406可以根据特定的通信协议，与外部设备(例如，主机408)进行通信。例如，存储器控制器406可以通过诸如以下的各种接口协议中的至少一种与外部设备进行通信：例如，usb协议、mmc协议、外围部件互连(peripheral component interconnection，pci)协议、串行总线(pci-express，pci-e)协议、高级技术附件(advanced technology attachment，ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(small computer small interface，scsi)协议、增强型小型磁盘接口(enhanced small disk interface，esdi)协议、集成驱动电子(integrated drive electronics，ide)协议、火线和一个或多个存储器设备404集成到各种类型的储存设备中，例如包括在同一封装(例如，通用闪存(ufs)封装或emmc封装)中。也就是说，可以将存储器系统402实现并封装到不同类型的终端电子产品中。在如图15a所示的一个示例中，可以将存储器控制器406和单个存储器设备404集成到存储卡502中。存储卡502可以包括pc卡(pcmcia，个人计算机存储卡国际协会)、cf卡、智能媒体(smart media，sm)卡、记忆棒、多媒体卡(mmc、rs-mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储卡502还可以包括耦合存储卡502与主机(例如，图14中的主机408)的存储卡连接器504。在如图15b所示的另一个示例中，可以将存储器控制器406和多个存储器设备404集成到ssd 506中。ssd 506还可以包括耦合ssd 506与主机(例如，图18中的主机408)的ssd连接器508。在一些实施方式中，ssd 506的存储容量和/或操作速度大于存储卡502的存储容量和/或操作速度。

　　57.根据本公开内容的一个方面，公开了一种半导体设备。该半导体设备包括半导体衬底、形成于所述半导体衬底中的掺杂区、形成于所述掺杂区中的源极/漏极、形成于所述源极/漏极上的导电焊盘、设置于所述半导体衬底和所述掺杂区之上的暴露所述导电焊盘的栅极电介质层、形成于所述栅极电介质层上的栅极、形成于所述栅极、所述栅极电介质层和所述导电焊盘之上的绝缘层、以及形成于所述绝缘层中与所述导电焊盘电接触的触点。

　　58.在一些实施方式中，所述导电焊盘包括镍硅化物。在一些实施方式中，所述栅极电介质层包括栅极氧化层。

　　59.在一些实施方式中，所述栅极电介质层在所述掺杂区上方和所述栅极下方连续地延伸。

　　60.在一些实施方式中，所述导电焊盘被所述栅极电介质层包围。在一些实施方式中，所述导电焊盘与所述栅极电介质层直接接触。

　　62.根据本公开内容的另一个方面，公开了一种3d存储器设备。该3d存储器设备包括外围设备和设置在所述外围设备上方的存储堆叠体。所述外围设备包括多个晶体管。每个晶体管包括：半导体衬底、形成于所述半导体衬底中的掺杂区、形成于所述掺杂区中的源极/漏极、形成于所述源极/漏极上的导电焊盘、设置于所述半导体衬底和所述掺杂区之上的暴露所述导电焊盘的栅极电介质层、形成于所述栅极电介质层上的栅极、形成于所述栅极、所述栅极电介质层和所述导电焊盘之上的绝缘层、以及形成于所述绝缘层中与所述导电焊盘电接触的触点。

　　63.在一些实施方式中，所述导电焊盘包括镍硅化物。在一些实施方式中，所述栅极电介质层包括栅极氧化层。

　　64.在一些实施方式中，所述栅极电介质层在所述掺杂区上方和所述栅极下方连续地延伸。

　　65.在一些实施方式中，所述导电焊盘被所述栅极电介质层包围。在一些实施方式中，所述导电焊盘与所述栅极电介质层直接接触。

　　67.根据本公开内容的另一个方面，公开了一种系统。该系统包括被配置为存储数据的3d存储器设备、以及存储器控制器，所述存储器控制器耦合到所述3d存储器设备并且被配置为控制所述3d存储器设备的操作。所述3d存储器设备包括外围设备和设置在所述外围设备上方的存储堆叠体。所述外围设备包括多个晶体管。每个晶体管包括：半导体衬底、形成于所述半导体衬底中的掺杂区、形成于所述掺杂区中的源极/漏极、形成于所述源极/漏极上的导电焊盘、设置于所述半导体衬底和所述掺杂区之上的暴露所述导电焊盘的栅极电介质层、形成于所述栅极电介质层上的栅极、形成于所述栅极、所述栅极电介质层和所述导电焊盘之上的绝缘层、以及形成于所述绝缘层中与所述导电焊盘电接触的触点。

　　68.根据本公开内容的另一个方面，公开了一种用于形成半导体设备的方法。提供半导体衬底，其中在所述半导体衬底之上形成有电介质层。在所述电介质层中形成暴露所述半导体衬底的第一开口与第二开口。在所述第一开口与所述第二开口之间的所述电介质层上形成栅极结构。执行第一注入操作以在所述半导体衬底中形成掺杂区。执行第二注入操作以在所述掺杂区中形成源极/漏极。在所述第一开口与所述第二开口中的所述源极/漏极上形成导电焊盘。在所述栅极结构、所述电介质层和所述导电焊盘之上形成绝缘层。在所述绝缘层中形成与所述导电焊盘电接触的触点。

　　69.在一些实施方式中，在所述半导体衬底中形成多个隔离结构以限定所述晶体管的有源区。在一些实施方式中，在所述第一开口和所述第二开口之间的所述电介质层上形成栅极导电层。在所述栅极导电层的侧面上形成间隔物。

　　70.在一些实施方式中，执行所述第一注入操作，以在所述第一开口与所述第二开口周围的所述电介质层下方的所述半导体衬底中形成所述掺杂区。在一些实施方式中，执行所述第二注入操作，以在所述第一开口与所述第二开口周围的所述电介质层下方的所述掺杂区中形成所述源极/漏极。

　　71.在一些实施方式中，在所述电介质层之上沉积所述导电焊盘，以填充所述第一开口与所述第二开口。去除所述导电焊盘在所述电介质层上方的部分。在一些实施方式中，所述导电焊盘包括镍硅化物。

　　72.根据本公开内容的另一个方面，公开了一种用于形成3d存储器设备的方法。在半导体衬底上形成外围设备。所述外围设备的形成包括：在所述半导体衬底之上形成电介质层；在所述电介质层中形成暴露所述半导体衬底的第一开口与第二开口；在所述第一开口与所述第二开口之间的所述电介质层上形成栅极结构；执行第一注入操作以在所述半导体衬底中形成掺杂区；执行第二注入操作以在所述掺杂区中形成源极/漏极；在所述第一开口与所述第二开口中的所述源极/漏极上形成导电焊盘；在所述栅极结构、所述电介质层和所述导电焊盘之上形成绝缘层；并在所述绝缘层中形成与所述导电焊盘电接触的触点。在所述外围设备上形成存储堆叠体。

　　73.前述的具体实施方式的描述可以容易地针对各种应用进行修改和/或调整。因此，基于本文给出的教导和指导，这些调整和修改旨在落入所公开实施方式的等同物的含义和范围内。

　　74.本公开内容的广度和范围不应受到任何上述示例性实施方式的限制，而应当仅根据所附权利要求及其等同物来限定。

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